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频率综合器基本参数
  • 品牌
  • Anapico
  • 型号
  • 齐全
  • 厂家
  • 安铂克科技(上海)有限公司
频率综合器企业商机

如何选择锁相环(PLL)频率合成器中的其它元件呢?选择锁相环(PLL)频率合成器的方法:频率基准:为获得稳定的低相位噪声RF输出,良好的高质量、低相位噪声频率基准至关重要。利用 TCXO晶体产生的方波或限幅正弦波具有出色的性能,因为较陡峭的时钟边沿会使R计数器输出上的相位抖动较小。某些系列具有片上振荡器电路,允许将低成本AT切割晶体用作频率基准。虽然可预测AT晶体的成本只有TCXO的三分之一,但其温度稳定性较差,需要使用变容二极管实施补偿方案。频率综合器的频率转换时间变得越来越有价值。高性能频综推荐厂家

根据应用需求,频率源要求不只是频率覆盖范围宽和体积尺寸小,同时必须低的杂散电平。为实现这些指标要求,在频率源设计中必须综合多种合成方式来实现。另外,在微小空间下,信号越多越密集,信号之间串扰越严重,杂散信号电平超标概率越大。频率源主要由三部分组成:基带部分,倍频部分和滤波放大部分。基带部分主要由两块中心的鉴相器(PD)芯片与宽带VCO芯片构成,鉴相器将VCO输出信号与外部100 MHz晶振参考信号进行比较,产生调谐电压用于控制宽带VCO工作在所需频点,使其输出步进12.5 MHz、频率范围为11~20 GHz的基带信号。倍频部分将基带信号进行2倍频,使信号搬移至22~40 GHz的毫米波频段。频率步进则相应变为要求的25 MHz。由于倍频部分为非线性电路,将基带信号倍频的同时也会携带基带信号,并产生大量谐波等杂散信号。江苏高性能频综锁相环是频率合成器实现的主要方式之一。

虽然DDS工作频点接近直流,但根据奈奎斯特原理,其比较高频率只能到时钟频率的一半。虽然可以工作在高于奈奎斯特区,但是性能下降非常快。另一个严重的问题是由于DDS技术中固有的许多因素导致的较高杂散,例如数位截取、量化和DAC转换误差。DSS的形式可以是完全集成的芯片或可以使用单独的现场可编程门阵列(FPGA)和DAC芯片来实现。后者可将数字部分限制在FPGA内部,因此隔离了EMI引起的杂散。如今FPGA有足够的能力来建立相当复杂的多核相位累加器和索引表,由数位截取导致的杂散电平可忽略不计。结果主要的杂散源通常是由于DAC的非线性和量化噪声引起的。

频率合成器作用是给微波扫频信号提供一定分辨力的频率参考信号,并对微波信号输出频率进行逐点锁定,以得到高准确度和稳定度的扫频输出信号。输出点频信号和扫频信号是微波合成扫源的基本功能。而点频输出又是扫频输出的基础(扫频信号的输出可以利用点频通过程序控制的方法实现)。下面是点频功能的实现算法。(1)用户在前面板上设置需要设定的频率f0。(2)判断f0属于哪个频段,求出YTO的输出频率fYTO。并对YTO进行预置频率。(3)根据fYTO和f0算出YTO鉴相器参考频率,由此推出取样环和小数分频环的分频系数,并将分频系数置人对应的数据锁存器。频率发生器输出一般为电信号。

总的来说,间接的基于VCO的PLL频率综合器是目前当下流行的方案。将来预计通过减少PLL残留本底噪声来提高性能,以支持兆赫范围的环路滤波。迅速的切换速度(几微秒)和低相位噪声(10GHz输出,在10kHz偏移频率约为-130dBc/Hz)是当今设计者近期共同的目标。小尺寸、可扩展的功能(如内置的调制和幅度控制)和低成本是工业界的设计目标。然而未来激动人心的发展,可能是结合具有巨大的发展潜力的DDS技术。通过拓展DDS可用带宽和减小其杂散会带来许多进步。倍频和/或上变频技术可能为毫米波或更高频率(虽然DDS本身带宽会不断增加)带来可用的带宽。在无线电子通信系统中, 频率综合器是射频收发系统的重点部件。杭州频综推荐厂家

频率范围是指频率合成器输出较低频率和输出较高频率之间的变化范围。高性能频综推荐厂家

    在频率综合器反馈路径上使用频率转换(混频)技术可以提高频率综合器的主要特性。其主要思路是将VCO的输出在混频器和偏移频率源的帮助下转换成一个低得多的频率。在某些情况下(例如,当工作频率范围较窄时)可以完全消除分频器的反馈。在这种情况下,环路分频系数等于1,相位噪声没有发生恶化。此外,通过在反馈路径中用乘法器代替分频器可以进一步减少PLL器件的残余噪声的影响。简单的频率偏移方案的主要缺点是频率覆盖范围有限。对于一个固定的偏移频率,扩大输出频率带宽会导致混频器输出的中频频率升高。这就需要一个分频系数更大的分频器,从而使这种方法失效。为了保证分频比较小,偏移信号频率应尽量靠近射频输出频率。这可以通过使用宽带偏移信号的多环路方案来实现(图8)。 高性能频综推荐厂家

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